数字后端时序工程师简历模板

• 负责5G基带SoC高频模块时序签核，完成7nm工艺下12个时钟域收敛，WNS由-85ps优化至+15ps。
• 主导PrimeTime与Tempus双工具交叉验证流程，签核周期由3周缩短至10天，提升交付效率40%。
• 推动低功耗时钟树综合方案落地，动态功耗降低12%，支撑芯片一次流片成功。

• 承担12nm工艺模块布局布线与CTS工作，完成8个IP模块物理实现，面积利用率提升至78%。
• 参与时序修复与DRC清理，将模块级违例数量降低65%，按期交付后端数据。

• 负责全芯片时序约束编写与签核，覆盖28个时钟域，完成MCMM多场景分析。
• 主导跨时钟域路径优化与ECO实施，关键路径延迟降低18%，满足量产频率目标。

• 完成模块级低功耗设计与电源规划，动态功耗降低15%，通过IR-drop签核。
• 优化时钟树结构，skew控制在45ps以内，支撑芯片按期流片。

研究方向：数字集成电路后端设计；主修课程：VLSI设计、时序分析、低功耗设计。

GPA 3.6/4.0，校级优秀毕业生。