低功耗数字后端工程师简历模板

• 负责16nm SoC顶层物理实现，完成布局布线与时序收敛，面积利用率提升至78%。
• 主导多电压域电源规划与IR Drop分析，动态功耗降低18%，满足低功耗指标。
• 搭建自动化签核流程，将时序签核周期从5天缩短至2天，支撑项目按期流片。

• 参与28nm MCU芯片后端实现，完成模块级布局布线与时钟树综合，时序违例清零。
• 负责功耗分析与优化，通过门控时钟与电源关断策略降低静态功耗约12%。

• 主导多电压域电源网络设计与电源关断方案，芯片待机功耗降低25%。
• 完成全芯片时序与IR Drop签核，一次流片成功，良率达92%。

• 实施门控时钟与多阈值单元替换，动态功耗降低15%。
• 优化布局与布线拥塞，芯片面积缩减8%，满足成本目标。

研究方向：低功耗数字集成电路设计；主修数字后端设计、VLSI系统设计。

主修课程：数字电路、半导体物理、EDA技术。