数字后端布局布线工程师简历模板

• 负责7nm车规SoC中CPU子系统Block级布局布线，完成从Netlist到GDSII交付，模块面积较初版缩减8%。
• 主导时钟树综合与低功耗设计，插入门控时钟后动态功耗下降12%，并通过多电压域UPF检查。
• 使用PrimeTime完成时序签核，修复Setup/Hold违例约2000条，一次流片时序签核通过。

• 承担12nm SoC中DDR与PCIe模块布局布线，完成布线拥塞优化，拥塞热点减少约40%。
• 负责Calibre DRC/LVS/ANT物理验证与ECO修复，将签核迭代周期由5轮压缩至3轮。
• 参与后端流程脚本自动化建设，用Tcl与Python封装常用检查，单模块回归时间节省约30%。

• 负责Top级Floorplan与电源规划，完成IR-Drop分析，最大压降控制在供电电压5%以内。
• 组织Block级时序收敛与Signoff，达成AEC-Q100要求的时序与EM/IR签核目标。
• 协同前端与DFT团队完成扫描链插入后的布线修复，流片后功能与良率验证通过。

• 实施多电压域与电源关断方案，完成UPF一致性检查，待机功耗降低约15%。
• 优化时钟树结构与Buffer插入策略，时钟偏斜控制在50ps以内，时序裕量提升明显。

研究方向为数字集成电路物理设计，参与低功耗时钟树优化课题。

主修数字电路、半导体物理与集成电路设计基础。