数字后端工程师简历模板

• 负责16nm车规SoC后端实现，完成布局布线至GDSII交付，主频提升12%并一次流片成功。
• 主导时序收敛与功耗优化，动态功耗降低15%，建立自动化签核脚本使迭代周期缩短30%。
• 协同前端与DFT团队完成多电压域低功耗设计，通过Calibre DRC/LVS全芯片验证。

• 承担28nm消费类SoC模块级布局布线，完成时序与拥塞优化，模块面积缩减8%。
• 搭建PrimeTime时序签核流程，修复建立/保持违例，签核通过率提升至98%。

• 负责全芯片布局规划与电源网络设计，IR Drop控制在3%以内，满足车规可靠性要求。
• 主导多场景时序收敛与OCV分析，全芯片WNS收敛至0.05ns以内，按期完成流片交付。

• 完成多电压域电源规划与隔离单元插入，动态功耗降低15%。
• 优化时钟树综合方案，时钟偏斜降低20%，时序违例减少40%。

研究方向：数字集成电路物理设计与低功耗优化。

相关课程：数字集成电路设计、半导体物理、EDA技术。