数字后端设计工程师简历模板

• 负责16nm SoC主控模块物理实现，完成布局布线至签核全流程，关键路径频率提升15%。
• 主导时序收敛与功耗优化，动态功耗降低12%，一次流片通过DRC/LVS检查。
• 搭建自动化签核脚本流程，单轮签核周期由5天缩短至2天，提升团队交付效率。

• 参与28nm MCU芯片后端实现，独立完成3个模块布局布线与时钟树综合，面积缩减8%。
• 负责IR-drop与EM分析并推动修复，电源网络压降问题减少90%，保障芯片稳定量产。

• 负责CPU子系统物理实现与签核，完成多电压域设计，时序违例收敛率达100%。
• 优化时钟树与布线资源，芯片核心面积缩减6%，满足项目功耗与性能目标。

• 完成低功耗模块电源域划分与UPF实现，待机功耗降低20%。
• 配合DFT团队完成扫描链插入后时序修复，测试覆盖率提升至98%。

研究方向：数字集成电路物理设计与低功耗优化。

主修课程：数字集成电路、半导体物理、EDA技术。