半导体数字后端工程师简历模板

• 负责14nm SoC顶层与CPU子系统物理实现，完成布局布线、CTS与布线优化，时序收敛一次通过。
• 主导低功耗设计，应用多电压域与电源开关方案，动态功耗降低15%，满足产品功耗指标。
• 搭建签核流程并完成PrimeTime、StarRC、Calibre全流程签核，流片前DRC/LVS零违例。

• 承担28nm MCU芯片模块级布局布线，完成时钟树综合与拥塞优化，模块面积缩减12%。
• 负责时序分析与ECO修复，将关键路径建立时间余量提升至0.15ns以上，保障按期交付。
• 参与DFM与天线效应修复，配合完成两次成功流片，良率达标。

• 统筹顶层分区规划与电源网络设计，IR Drop控制在3%以内，满足车规可靠性要求。
• 主导多模式多端角时序收敛，关键模块频率提升18%，一次流片成功。

• 完成模块级布局布线与时钟树综合，建立时间违例清零，面积与功耗双达标。
• 优化布线拥塞与DRC修复流程，签核周期缩短约20%。

研究方向：数字集成电路物理设计与低功耗优化。

主修数字电路、半导体器件与VLSI设计。