fpga逻辑开发工程师简历模板

• 负责千兆以太网MAC与DDR3控制器RTL设计，完成时序收敛，接口吞吐达线速95%以上。
• 搭建基于SystemVerilog的UVM验证环境，覆盖率提升至98%，版本回归周期由3天缩短至1天。
• 主导FPGA原型验证平台搭建，支撑SoC流片前功能验证，帮助项目提前2周进入流片阶段。

• 承担工业相机图像采集FPGA逻辑开发，实现4路LVDS并行采集，帧率提升至120fps。
• 优化跨时钟域处理与FIFO设计，解决数据丢帧问题，现场故障率下降约80%。
• 编写设计文档与测试用例，配合硬件与软件团队完成联调，产品按期通过客户验收。

• 基于Xilinx Kintex-7设计多通道ADC采集与实时滤波链路，采样率提升至1GSPS。
• 采用流水线与并行架构优化资源占用，逻辑资源减少20%，功耗降低约15%。
• 完成板级调试与量产测试，批量交付300套，客户反馈零逻辑缺陷。

• 实现MAC层收发与CRC校验逻辑，支持VLAN与流量统计功能。
• 通过时序约束优化与跨时钟域处理，稳定运行于125MHz，误码率低于1E-12。

主修数字电路、FPGA设计、信号与系统；毕业设计为基于FPGA的数字滤波器实现。