fpga逻辑开发工程师
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fpga研发工程师
教育背景
西安电子科技大学
211双一流
微电子学 硕士
西安2016年9月 - 2019年6月
研究方向：数字集成电路设计；GPA 3.7/4.0。
西安电子科技大学
211双一流
电子信息工程 本科
西安2012年9月 - 2016年6月
主修课程：数字电路、FPGA原理与应用、信号与系统。
技能
Verilog HDL
VHDL
Xilinx Vivado
Altera Quartus
时序约束与收敛
高速接口（DDR/PCIe）
Matlab/Simulink
C语言
逻辑分析仪/示波器调试
荣誉奖项
国家奖学金
全国大学生电子设计竞赛省一等奖
年度技术突破奖
个人总结
5年FPGA研发经验，专注高速接口与图像处理方向，熟练掌握Verilog/VHDL及Xilinx、Altera开发流程。主导过千兆以太网、MIPI等接口项目，实现吞吐量提升30%以上。具备完整时序收敛与板级调试能力，能独立承担从方案到量产的全流程开发。
工作经历
深圳市海思半导体有限公司
深圳
芯片设计通信设备
FPGA研发工程师
2021年7月 - 至今
高速接口时序收敛
- 负责高速SerDes接口FPGA原型验证，完成PCIe Gen3链路调试，误码率低于1E-12。
- 优化DDR4控制器时序约束，将读写带宽提升25%，支撑图像数据实时缓存。
- 主导FPGA到ASIC的代码移植与验证，缩短流片前验证周期2周。
深圳市大疆创新科技有限公司
深圳
无人机智能硬件
FPGA开发工程师
2019年7月 - 2021年6月
图像处理MIPI
- 开发MIPI CSI-2图像采集FPGA模块，实现4K@30fps实时传输，延迟降低30%。
- 参与图像处理流水线设计，完成去噪与边缘增强算法FPGA实现，资源占用减少20%。
- 编写自动化测试脚本，将回归测试效率提升40%，保障版本快速迭代。
项目经验
高速图像采集与传输系统
2022年3月 - 2023年12月
FPGA负责人
- 设计基于Xilinx Ultrascale+的千兆以太网UDP协议栈，实现线速收发，丢包率低于0.01%。
- 优化DMA通道与缓存管理，将数据吞吐量提升至900Mbps，满足工业相机实时传输需求。
多通道ADC数据采集FPGA设计
2020年1月 - 2021年5月
核心开发
- 实现JESD204B接口协议，完成多通道ADC数据同步采集，采样率1GSPS。
- 通过时序约束与布局优化，建立时间裕量提升15%，确保系统稳定运行。
主要成就
高速接口调试突破
主导PCIe Gen3链路调试，误码率低于1E-12，一次流片成功。
带宽优化成果
优化DDR4控制器时序，读写带宽提升25%，支撑4K图像实时缓存。
测试效率提升
开发自动化测试脚本，回归测试效率提升40%，加速版本迭代。
证书与认证
Xilinx认证FPGA设计工程师（Certified FPGA Designer） - Xilinx
2022年8月
证明Xilinx FPGA设计与开发能力。
嵌入式系统工程师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统开发能力。
语言能力
英语（CET-6）可熟练阅读英文技术文档并进行技术交流
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