fpga逻辑开发工程师
fpga逻辑开发工程师
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fpga初级开发工程师
教育背景
西安电子科技大学
211双一流
电子信息工程 本科
西安2020年9月 - 2024年6月
相关课程：数字电路、FPGA原理与应用、信号与系统、Verilog HDL设计。
技能
Verilog HDL
Vivado
ModelSim仿真
时序约束与分析
C语言
数字电路设计
荣誉奖项
全国大学生电子设计竞赛 省级二等奖
校级一等奖学金
个人总结
电子信息工程本科，1年FPGA开发经验，熟悉Verilog HDL与Xilinx 7系列开发流程，能独立完成模块设计、仿真与板级调试。掌握Vivado、ModelSim及常用时序约束方法，参与过图像采集与串口通信项目，具备扎实的数字电路基础与问题定位能力。
项目经验
基于FPGA的图像采集与显示系统
2024年3月 - 2024年6月
FPGA开发工程师
- 使用Verilog实现OV5640摄像头SCCB配置与DVP数据采集，完成图像缓存与VGA时序输出。
- 基于双端口RAM乒乓缓存架构，将图像显示帧率稳定提升至60fps，消除画面撕裂。
- 使用ModelSim完成模块级仿真，配合ILA定位并修复跨时钟域数据丢失问题。
多路串口通信与数据转发模块
2023年9月 - 2024年1月
主要开发人员
- 设计UART收发状态机，支持4路串口并行通信，波特率可配置范围为9600~115200bps。
- 采用异步FIFO完成跨时钟域数据缓冲，误码率测试连续运行2小时无丢包。
工作经历
西安芯联微电子科技有限公司
西安
集成电路专精特新
FPGA开发工程师
2024年7月 - 至今
VerilogVivado
- 负责数据采集板卡FPGA逻辑开发，完成ADC接口与DDR3缓存模块，采样吞吐提升约30%。
- 编写时序约束并优化关键路径，将建立时间违例从12条降至0条，板级调试一次通过。
- 配合硬件与测试团队完成联调，输出设计文档与测试用例，缩短版本验证周期约2天。
西安智控电子技术有限公司
西安
工业控制电子设备
FPGA开发实习生
2023年7月 - 2023年9月
ModelSimSPI/I2C
- 参与FPGA开发板外设驱动验证，完成SPI与I2C接口模块的仿真与上板测试。
- 整理常用IP核配置手册，形成内部文档5篇，供团队新人快速上手。
主要成就
采样吞吐提升30%
通过优化ADC接口流水线设计，将数据采集板卡吞吐能力提升约30%。
时序违例清零
独立完成关键路径约束与优化，建立时间违例由12条降至0条。
其他信息
到岗时间:
已离职，可一周内到岗，接受短期出差。
作品集:
GitHub 开源FPGA图像采集与串口通信工程代码。
证书与认证
全国计算机等级考试二级（C语言） - 教育部教育考试院
2022年9月
证明编程基础与计算机应用能力。
大学英语四级（CET-4） - 教育部教育考试院
2022年6月
具备英文技术文档阅读能力。
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