fpga逻辑开发工程师
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图像处理FPGA工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2016年9月 - 2019年6月
研究方向：数字图像处理硬件加速；主修数字IC设计、FPGA系统设计、计算机视觉。
西安电子科技大学
211双一流
电子信息工程 本科
西安2012年9月 - 2016年6月
主修信号与系统、数字电路、C语言程序设计。
技能
Verilog/VHDL
Xilinx Vivado
Zynq/UltraScale+
图像处理算法硬件加速
AXI-Stream流水线设计
时序约束与收敛
C/C++与HLS
MIPI/HDMI/SDI接口
ModelSim仿真验证
荣誉奖项
全国大学生集成电路创新创业大赛 二等奖
校级优秀毕业生
个人总结
6年FPGA开发经验，专注图像处理与视频流水线方向，熟悉Xilinx Zynq/UltraScale+平台与Verilog/VHDL设计。主导过多路高清视频采集、ISP预处理与实时图像算法硬件加速项目，具备从架构设计到板级调试的完整交付能力。擅长AXI-Stream流水线优化与时序收敛，可将算法延迟压缩至毫秒级。
工作经历
深圳视芯微电子有限公司
深圳
芯片设计机器视觉
高级FPGA工程师
2022年4月 - 至今
图像处理Zynq
- 负责4K工业相机图像处理FPGA模块设计，完成去马赛克与3A预处理流水线，单帧处理延迟降至8ms。
- 主导Zynq-7000平台视频采集链路重构，将DDR带宽占用降低35%，支撑产线相机稳定量产。
- 编写时序约束与跨时钟域方案，使工程时序违例清零，版本一次流片成功率提升至95%。
深圳睿视科技有限公司
深圳
视频监控安防设备
FPGA开发工程师
2019年7月 - 2022年3月
视频处理Verilog
- 承担多路1080P视频拼接FPGA开发，实现8路输入实时缩放与叠加，整机功耗下降约20%。
- 参与MIPI与HDMI接口IP集成及板级调试，将接口联调周期由3周缩短至10天。
项目经验
4K实时图像去噪与增强FPGA加速
2023年3月 - 2024年6月
FPGA负责人
- 基于UltraScale+实现双边滤波与自适应增强流水线，处理吞吐达4K@60fps，资源占用控制在70%以内。
- 采用行缓存与并行乘加结构优化，相较CPU方案延迟由120ms降至6ms，已应用于客户工业检测设备。
多路视频拼接显示系统
2020年5月 - 2021年12月
核心开发
- 设计8路1080P输入拼接架构，实现任意布局缩放与无缝切换，切换响应时间小于1帧。
- 通过乒乓缓存与AXI-Stream背压机制解决带宽瓶颈，系统连续运行72小时无丢帧。
主要成就
延迟优化突破
将4K图像处理链路端到端延迟从120ms压缩至6ms，满足工业检测实时性要求。
量产交付贡献
主导的相机图像处理方案已支撑客户产线年出货超5万台。
技术专利
作为第一发明人申请图像去噪硬件实现相关发明专利1项。
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx（AMD）
2021年6月
证明Xilinx FPGA设计与开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式系统设计能力。
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