fpga逻辑开发工程师
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高级fpga开发工程师
个人总结
9年FPGA开发经验，专注高速接口与信号处理方向，主导多款通信与工业设备FPGA方案从架构设计到量产落地。熟练使用Verilog/SystemVerilog及Vivado工具链，擅长时序收敛与资源优化。具备跨部门协作与团队带教经验，交付项目均按期量产。
工作经历
深圳市锐芯通信技术有限公司
深圳
通信设备国家级高新技术企业
高级FPGA开发工程师
2021年3月 - 至今
高速接口设计时序优化
- 主导5G基站中频板FPGA架构设计，完成PCIe Gen3与DDR4接口开发，单板吞吐提升至12Gbps。
- 优化时序约束与流水线结构，将关键路径延迟降低28%，一次流片成功率提升至95%。
- 带领3人小组完成RTL评审与验证规范建设，项目平均交付周期缩短约3周。
西安华讯电子科技有限公司
西安
工业电子专精特新
FPGA开发工程师
2017年7月 - 2021年2月
信号处理逻辑验证
- 负责工业采集设备FPGA逻辑开发，实现多通道ADC数据采集与实时滤波，采样精度达16位。
- 搭建基于Python的自动化回归测试环境，验证覆盖率由70%提升至92%，回归时间缩短一半。
项目经验
高速数据采集卡FPGA方案
2023年5月 - 2024年10月
FPGA负责人
- 负责Zynq UltraScale+平台高速数据采集卡FPGA设计，实现4通道10Gbps SerDes收发与缓存调度。
- 通过AXI总线带宽优化与DMA重构，端到端传输时延降低35%，支撑客户整机通过入网测试。
雷达信号处理FPGA加速模块
2021年8月 - 2022年12月
核心开发工程师
- 主导雷达信号处理FPGA模块开发，完成脉冲压缩与CFAR检测算法硬件化实现。
- 采用流水线与并行结构优化资源占用，逻辑资源减少22%，满足机载平台功耗约束。
主要成就
量产落地成果
主导的5G中频板FPGA方案已批量出货超5万套，支撑客户产品按期商用。
质量体系建设
建立团队RTL编码与评审规范，缺陷率同比下降40%。
技术创新认可
获公司年度技术创新奖，排名部门前5%。
荣誉奖项
国家奖学金
年度技术创新奖
证书与认证
Xilinx Certified FPGA Design Professional - Xilinx（AMD）
2022年6月
证明Xilinx平台FPGA设计与调试能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2019年11月
证明嵌入式系统硬件设计能力。
语言能力
英语CET-6，可阅读英文技术文档并进行技术沟通
教育背景
西安电子科技大学
211双一流
电子科学与技术 硕士
西安2014年9月 - 2017年6月
研究方向：高速数字系统与可编程逻辑设计。
西安电子科技大学
211双一流
电子信息工程 本科
西安2010年9月 - 2014年6月
相关课程：数字电路、信号与系统、Verilog HDL设计。
技能
Verilog/SystemVerilog RTL设计
Vivado/Quartus时序约束与优化
高速接口（PCIe/DDR4/SerDes）
Xilinx Zynq/UltraScale+平台开发
MATLAB/Simulink算法建模
Python脚本与自动化验证
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