FPGA逻辑设计工程师简历模板

• 负责图像采集与预处理FPGA逻辑设计，完成MIPI转AXI模块，单板吞吐提升至4Gbps。
• 主导DDR3控制器时序优化，将读写余量提升15%，解决高温环境下的偶发误码问题。
• 搭建基于UVM的模块级验证环境，回归用例覆盖率达92%，缩短版本验证周期约30%。

• 参与千兆以太网交换模块开发，独立完成MAC层RTL设计与仿真，通过协议一致性测试。
• 优化跨时钟域处理方案，将亚稳态风险点由12处降至0，产品一次流片成功。
• 编写自动化脚本完成综合与布局布线回归，单次版本构建时间由2小时缩短至40分钟。

• 基于Xilinx Zynq平台完成MIPI、DDR3与AXI互联逻辑设计，实现1080P@60fps实时采集。
• 设计流水线图像滤波与缩放模块，资源占用降低18%，满足低功耗指标要求。
• 主导板级联调与眼图测试，接口误码率低于1E-12，项目按期量产交付。

• 完成MAC层收发逻辑与CRC校验模块设计，通过RFC标准一致性测试。
• 优化FIFO缓冲与背压机制，满负载丢包率由0.5%降至0.01%以内。

主修数字电路、FPGA设计与验证、信号与系统；毕业设计为基于FPGA的数字滤波器实现。