AI加速FPGA工程师简历模板

• 负责AI推理加速卡FPGA原型验证平台搭建，完成ResNet50与BERT模型端到端部署，单卡吞吐提升约2.3倍。
• 主导卷积与矩阵乘算子硬件流水线设计，通过乒乓缓存与数据复用将DDR带宽占用降低35%。
• 牵头时序收敛与功耗优化，将核心模块工作频率从250MHz提升至400MHz，整卡功耗下降18%。

• 承担基带信号处理模块FPGA逻辑设计与仿真验证，交付模块一次通过率95%以上。
• 优化高速接口数据通路，将SerDes链路误码率降低一个数量级，支撑产品按期量产。

• 设计多头注意力与FFN模块的并行计算架构，在XCVU13P上实现INT8推理，端到端延迟较CPU方案降低约12倍。
• 完成片上存储分层与数据流调度优化，将外部访存次数减少40%，满足实时推理时延要求。

• 实现可配置卷积加速IP核，支持3x3至7x7卷积核，资源利用率较通用方案提升约30%。
• 搭建UVM验证环境，覆盖率达98%，IP核在三个产品线复用落地。

研究方向：数字集成电路设计；主修数字信号处理VLSI设计、可编程逻辑器件原理。

核心课程：数字电路、信号与系统、FPGA设计基础。