fpga逻辑开发工程师
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fpga工程师
个人总结
5年FPGA开发经验，熟悉Xilinx 7系列与Zynq平台，精通Verilog/VHDL及Vivado工具链。主导过高速接口与图像处理项目，实现时序收敛与资源优化。具备从需求分析到板级调试的完整交付能力。
技能
Verilog/VHDL
Vivado/Quartus
时序约束与优化
高速接口设计
ModelSim仿真
C/Python脚本
工作经历
深圳市芯启科技有限公司
通信设备高新技术企业
深圳
高级FPGA工程师
Xilinx高速接口
2022年9月 - 至今
- 负责高速SerDes接口逻辑设计，完成8通道10Gbps链路调试，误码率低于1E-12。
- 优化图像预处理流水线，将处理延迟从12ms降至5ms，满足实时性要求。
- 主导时序收敛工作，使关键路径时序裕量提升15%，一次通过评审。
深圳华创电子有限公司
工业控制上市公司
深圳
FPGA工程师
Zynq数据采集
2020年7月 - 2022年8月
- 参与数据采集卡FPGA开发，实现多通道AD数据实时缓存与传输，采样率达1MSPS。
- 设计SPI/I2C配置模块，缩短板级调试周期约30%。
项目经验
4K视频处理平台FPGA逻辑设计 - FPGA负责人
2023年1月 - 2024年4月
- 负责核心逻辑设计与仿真验证，实现图像缩放与帧率转换，资源占用降低20%。
- 完成板级联调，支持4K@60Hz输入，项目按期交付。
教育背景
华南理工大学
985211
广州
电子工程 本科
2016年9月 - 2020年6月
主修课程：数字电路、信号与系统、FPGA设计。
证书与认证
FPGA工程师（中级） - 工业和信息化部
2022年6月
证明FPGA设计与验证能力。
Xilinx认证工程师（Zynq） - Xilinx
2021年3月
证明嵌入式系统开发能力。
荣誉奖项
公司年度优秀员工
其他信息
到岗时间:
可接受短期出差，一个月内到岗。
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