fpga逻辑开发工程师
fpga逻辑开发工程师
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fpga中级开发工程师
教育背景
武汉理工大学
211双一流
电子信息工程 本科
武汉2017年9月 - 2021年6月
主修数字电路、FPGA设计与信号处理，毕业设计获院级优秀。
技能
Verilog/VHDL
Xilinx Vivado
时序约束与收敛
高速接口（PCIe/以太网）
ModelSim仿真验证
板级调试与示波器
荣誉奖项
全国大学生电子设计竞赛省级一等奖
校级优秀毕业生
志愿服务经历
FPGA技术分享志愿者
深圳电子工程师公益社群
深圳2023年3月 - 至今
- 为高校电子社团提供FPGA入门培训，累计授课6场。
课外活动
电子创新协会
电子创新实验室/技术负责人
武汉2019年9月 - 2021年5月
- 组织FPGA项目小组完成图像采集课题，获校级立项。
个人总结
4年FPGA开发经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx、Altera开发流程。主导过千兆以太网、MIPI采集等模块设计，具备时序收敛与板级调试能力。注重代码规范与文档沉淀，能独立承担从方案到量产的全流程开发。
工作经历
深圳芯联电子科技有限公司
深圳
集成电路工业电子
FPGA开发工程师
2023年4月 - 至今
Verilog高速接口
- 负责千兆以太网MAC层FPGA设计，完成时序收敛，链路误码率降至1e-12以下。
- 主导MIPI图像采集模块开发，采集帧率提升至120fps，满足客户量产需求。
- 编写模块设计文档与测试用例，推动团队代码评审覆盖率提升至90%。
武汉锐芯微电子有限公司
武汉
半导体通信设备
FPGA开发工程师
2021年7月 - 2023年3月
Vivado时序优化
- 参与PCIe Gen2接口FPGA逻辑开发，完成仿真验证，一次流片成功。
- 优化数据缓存架构，资源占用降低18%，支撑产品按期交付。
项目经验
多路图像采集与拼接系统
2024年1月 - 2024年10月
FPGA主设计师
- 基于Xilinx Kintex-7实现多路图像采集与拼接，输出延迟控制在2帧以内。
- 完成DDR3缓存与AXI总线设计，系统稳定运行于工业现场环境。
千兆以太网通信模块
2023年5月 - 2023年12月
FPGA开发工程师
- 设计千兆以太网收发逻辑，实现UDP协议栈硬件加速，吞吐达900Mbps。
- 完成板级联调与EMC测试，产品通过客户验收并批量出货。
主要成就
时序收敛优化
通过时序约束优化与流水线重构，关键路径频率提升25%。
代码质量提升
主导模块代码评审，缺陷率下降30%，缩短联调周期。
证书与认证
Xilinx Certified FPGA Design Associate - Xilinx（AMD）
2024年6月
证明Xilinx平台FPGA设计与调试能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2022年11月
证明嵌入式系统硬件与逻辑设计能力。
其他信息
到岗时间:
可接受短期出差，两周内到岗。
语言能力:
CET-6，可阅读英文芯片手册与协议文档。
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