fpga逻辑开发工程师
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fpga硬件工程师
教育背景
西安电子科技大学
211双一流
电子科学与技术 硕士
西安2018年9月 - 2021年6月
研究方向为高速数字接口与可编程逻辑设计，参与实验室FPGA信号处理平台建设。
西安电子科技大学
211双一流
电子信息工程 本科
西安2014年9月 - 2018年6月
相关课程：数字电路、Verilog HDL、信号与系统、嵌入式系统。
技能
Verilog HDL
Xilinx Vivado
时序约束与收敛
高速接口（DDR4/PCIe）
Modelsim仿真验证
板级调试与信号完整性
荣誉奖项
研究生国家奖学金
全国研究生电子设计竞赛二等奖
深圳市创新创业大赛优秀奖
志愿服务经历
FPGA技术公益讲师
深圳市电子学会
深圳2022年3月 - 2023年6月
- 面向高校学生讲解FPGA入门与Verilog实践，累计授课6场。
- 组织实验室开放日，协助30余名学生完成上板实验。
课外活动
研究生电子设计实验室
研究生电子设计实验室/逻辑设计组长
西安2018年10月 - 2021年6月
- 担任逻辑设计组长，带领5人团队完成高速采集板卡开发并按时交付。
- 建立代码评审与版本管理规范，团队联调效率提升约20%。
个人总结
5年FPGA硬件开发经验，专注高速接口与信号处理逻辑设计，熟练使用Xilinx Vivado及Verilog HDL。主导过DDR4和PCIe Gen3接口开发，完成时序收敛并提升系统吞吐30%。具备从需求分析到板级调试的全流程能力，善于解决高速信号完整性问题。
工作经历
深圳市芯联微电子有限公司
深圳
集成电路专精特新
FPGA硬件工程师
2021年7月 - 至今
Verilog高速接口
- 负责数据采集板卡FPGA逻辑设计，完成DDR4控制器开发，接口带宽提升约35%。
- 主导PCIe Gen3链路调试，解决误码问题，链路稳定性达到99.99%。
- 搭建仿真验证平台，将回归测试时间由8小时压缩至2小时。
深圳市启明智造科技有限公司
深圳
工业控制硬件方案
FPGA开发工程师（实习）
2020年7月 - 2021年6月
Vivado图像处理
- 参与工业相机图像处理FPGA模块开发，实现实时图像预处理，帧率提升25%。
- 配合硬件团队完成板级调试，定位并解决电源噪声导致的数据异常问题。
项目经验
高速数据采集板卡FPGA设计
2022年3月 - 2023年12月
FPGA逻辑负责人
- 设计DDR4存储控制器与仲裁逻辑，读写带宽达12.8GB/s，满足高速采集需求。
- 完成时序约束与收敛，WNS余量提升至0.3ns，通过板级长时间稳定性测试。
PCIe Gen3高速传输模块开发
2023年5月 - 2024年8月
主要开发工程师
- 实现PCIe Gen3 DMA引擎，传输吞吐提升30%，CPU占用率下降约40%。
- 编写自动化仿真用例并接入CI，回归覆盖率达到90%，缩短版本验证周期。
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx
2023年6月
证明Xilinx FPGA设计与Vivado工具应用能力。
嵌入式系统工程师（软考中级） - 工业和信息化部
2022年11月
证明嵌入式系统硬件设计与调试能力。
语言能力
英语（CET-6）可作为工作语言，能阅读英文数据手册与技术文档
其他信息
驾照与出差:
持C1驾照，可接受短期出差与驻场调试。
到岗时间:
在职，确定录用后一个月内到岗。
作品集:
个人技术博客与开源FPGA工程见 github.com/xiong-fpga。
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